2026-10-14 · 来源：{'name': 'IT之家资讯·中继', 'url': 'https://www.ithome.com/1/013/129.htm'}
同性能省 70% 功耗的三维晶体管，距量产还有约五年，西门子软件被请来缩短这段路。
晶体管从二维平铺转向三维堆叠，卡点不只在器件，还在设计与制造之间缺失的工具链。10 月 14 日，IBM 与西门子宣布达成研究合作，将为纳米堆叠（nanostack）架构开发先进虚拟模型，在投产之前完成性能建模、设计优化与制造难题排查。
纳米堆叠是 IBM 今年 6 月发布的业界首个已知三维纳米片设计：晶体管垂直堆叠、错位排列，在同等面积塞下更多晶体管。在 7 埃（0.7 纳米）节点下，指甲盖大小的面积可集成近 1000 亿个晶体管，密度约为 IBM 2021 年 2nm 测试芯片的两倍；各堆叠层还允许采用不同材料组合，独立优化每个晶体管的性能与功耗。IBM 公布的数据显示，相较 2nm 节点，同等功耗下性能最高提升 50%，或同等性能下功耗最高降低 70%。
AI 视角下另有一项关键数据：IBM 在 VLSI 2026 研讨会上报告，纳米堆叠在 SRAM 上实现了 40% 的微缩改进，这对 AI 工作负载所需的高带宽内存意义重大。
分工上，IBM 出器件创新，西门子投入 EDA、工艺仿真、光刻优化与先进制造软件。西门子 EDA IC 组合执行副总裁 Ankur Gupta 表示，微缩进入埃米时代，需要器件物理、EDA 设计与制造软件及制造环节的紧密协同。IBM 研究总监 Jay Gambetta 强调，团队不是把晶体管做得更小，而是重新发明芯片的构建方式；硅技术研发副总裁 Huiming Bu 则将其定位为器件微缩从二维转向三维的行业新范式，是未来十年支撑 AI 等新兴技术的逻辑微缩路径。
时间线并不宽裕：IBM 此前表示，基于该技术的首批产品预计约五年后才能由合作伙伴投产，此次合作正是为跨越实验室到工厂的鸿沟而设。
主题标签: IBM · Siemens · nanostack · Jay Gambetta · Huiming Bu · Ankur Gupta
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